CEVA, 저지연·병렬처리 워크로드에 최적화 ‘4세대 DSP 아키텍처’ 공개

최태우 기자 / 기사승인 : 2020-03-11 09:54:48
  • -
  • +
  • 인쇄
▲ 4세대 아키텍처 기반의 멀티코어 CEVA-XC16 블록다이어그램
[IT비즈뉴스 최태우 기자] 세바(CEVA)가 저지연 애플리케이션에서 병렬처리 워크로드에 대응하는 4세대 DSP 아키텍처 ‘CEVA-XC’를 공개했다.

5G 엔드포인트, 무선접속네트워크(Radio Access Networks, RAN), 엔터프라이즈 액세스포인트(AP) 및 기타 멀티기가비트 저지연 애플리케이션 디자인에 최적화됐다는 게 사측 설명이다.

4세대 아키텍처에는 스칼라(scalar) 프로세서와 벡터(vector) 프로세서가 통합돼 2배의 8way VLIW, 최대 1만4000 비트의 데이터 레벨 병렬화를 지원한다. 합성 가능한 설계 흐름과 멀티스레딩 설계를 위해 물리설계 아키텍처를 사용했으며 7나노(nm) 공정노드에서 1.8GHz에 달하는 개선된 심층 파이프라인 아키텍처를 구현했다.

효율적인 멀티스레딩과 메모리 액세스를 위해 2048비트 메모리 대역폭이 사용됐으며 일관성(coherent) 있는 L1 메모리를 지원하는 메모리 서브시스템을 내장했다. 동적 분기 예측 및 루프 최적화, LLVM 기반 컴파일러를 사용해 전 세대에서 코드의 크기를 30% 줄인 고급 스칼라 제어 아키텍처와 툴이 제공된다.

이외에도 FFT 및 FIR을 위한 새로운 명령어집합(instruction set), 전 세대 (CEVA-XC4500/CEVA-XC12) DSP의 소프트웨어 마이그레이션도 지원한다.

4세대 아키텍처 기반의 멀티코어 CEVA-XC16는 O-RAN(Open RAN), BBU(Baseband Unit) 집적은 물론 와이파이 및 5G 엔터프라이즈 AP를 포함한 5G RAN 아키텍처의 다양한 폼팩터 구현을 위해 설계됐다. 기지국 운용과 관련된 대규모 신호 처리 및 AI 워크로드에도 적용될 수 있다는 게 사측 설명이다.

두 개의 개별 병렬 스레드로 재구성할 수 있는 최대 1600기가연산(GOPS)을 지원하며 동시 실행도 가능하다. L1 데이터 메모리를 캐시 일관성과 공유해 추가 CPU 없이 PHY 제어 처리를 위한 대기시간도 줄인 점이 특징이다.

아비브 말리노비치 CEVA 모바일 광대역 사업부 총괄매니저는 “5G는 소비자, 산업, 통신 및 AI에 걸쳐 다양한 성장 벡터를 갖춘 기술이다. 이러한 세분화되고 복잡한 사용 사례를 다루려면 프로세서에 대한 새로운 사고와 관례가 필요하다”며 “4세대 CEVA-XC 아키텍처는 새로운 접근방식을 압축해 보여주는데, 획기적인 혁신과 디자인을 통해 전례 없는 DSP 코어 성능을 제공하는 점이 강점”이라고 말했다.

 

[저작권자ⓒ IT비즈뉴스. 무단전재-재배포 금지]

  • 글자크기
  • +
  • -
  • 인쇄
뉴스댓글 >

주요기사

+

많이 본 기사

마켓인사이트

+

컴퓨팅인사이트

+

스마트카

+

PHOTO NEWS