삼성, 기존 HBM 1.5배 고용량 가능한 12단 3D-TSV 패키징 기술 개발

최태우 기자 / 기사승인 : 2019-10-08 09:21:58
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AI·AD·HPC 수요처 맞춰 24GB HBM 양산에 적용할 듯 [IT비즈뉴스 최태우 기자] 삼성전자가 12단 3차원 실리콘관통전극(3D-TSV) 기술을 개발하고 반도체 패키징기술 격차 확대에 나선다. 


12단 3D-TSV는 기존 와이어를 이용해 칩을 연결하는 기술과 달리 칩 상단과 하단에 머리카락 굵기의 20분의 1수준인 수 마이크로미터 직경의 전자이동통로(TSV) 6만개를 만들어 오차 없이 연결하는 첨단 패키징 기술이다.

8일 삼성전자에 따르며, 해당 기술은 종이(100㎛)의 절반 이하 두께로 가공한 D램 칩 12개를 적층해 수직으로 연결하는 정밀성이 요구되면서 패키징기술 중 난이도가 높은 기술로 구분된다. 

 

▲ 와이어 본딩과 3D-TVS 기술 구조도

3D-TSV는 기존 와이어 본딩(Wire Bonding) 기술보다 칩들 간 신호를 주고받는 시간이 짧아져 속도와 소비전력을 개선할 수 있다.

사측은 기존 8단 적층 고대역폭메모리(HBM)2 제품과 동일한 패키지 두께(720㎛)를 유지하면서 12개의 D램 칩을 적층하는 데 성공했다고 밝혔다. 별도의 시스템 디자인 변경 없이 높은 성능의 차세대 고용량 제품을 출시할 수 있다는 설명이다.

또 고대역폭 메모리에 해당 기술을 적용하면 기존의 8단에서 12단으로 높일 수 있어 고용량 확보도 가능해진다.

이 기술에 최신 16Gb D램 칩을 적용하면 24GB HBM도 구현할 수 있다. 이는 주력으로 양산되고 있는 8단 8GB 제품보다 3배 늘어난 용량이다.

삼성전자 DS부문 TSP총괄 백홍주 부사장은 “인공지능(AI)과 자율주행(AD), 고성능컴퓨팅(HPC) 등 다양한 응용처에서 고성능을 구현할 수 있는 첨단 패키징 기술이 날로 중요해지고 있는 현재, 기술 한계를 극복한 12단 3D-TSV 기술로 패키징 분야에서도 초격차 기술 리더십을 이어갈 것”이라고 말했다.

 

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